[Tools][Bluespec SystemVerilog] Bluespec Lite

Bluespec Liteとは

日本限定のプログラムとのことです。

興味はあるけど、やる暇がない><

Bluespec SystemVerilog(BSV)

EDSFair 2011 Nov. などで Bluespec SystemVerilog(BSV)に関してちょこっと教えてもらったのでメモ程度に。
筆者はBSVも、ベースになっているHaskellも書いたことありません。

少し前ですが、BSVについてのちょっと載っているページがあります。
こちらは分かりやすいと思います。「Abstraction in Hardware System Design

Webページや話を聞くと、BSVの特徴はRuleを記述していき構成していくようでした。
やはり、必要な部分だけ記述することで効率的かつ生産性があがるのではと思います。
EDSFair 2011 Nov. のセミナーでも、RTLとの記述量についての比較があり少ない記述量で書けるということでした。

EDSFair 2011 Nov. では、
「SystemCとBluespec System Verilogで実現する革新的な設計環境の実現」
と題した講演があり、筆者はそれに参加してきたのでその話を。
資料はこちらにて申請するとダウンロード可能みたいです。

ご提案ではBSVでモデルを書き、Bluespecコンパイラからの出力にてRTLの他にSystemCが出力されるので、それを活用するとのこと。
つまり、ユーザーはBSVのみを書けばOK。
SystemCでRTL生成可能なモデルを記述しようとすると、設計者が考えないといけないことが多すぎると指摘。例えば、並列性の管理や制御などが挙げられる。また、記述する量もRTLとほぼ同等であると言っていた。
確かに、筆者自身もSystemCでRTL生成可能なモデルを書く事はあまりオススメできないかなと思っている。
出力されるSystemCのモデルはTLM or Modular InterfaceとInterfaceを持っているため、他のSystemCモデルとの接続も容易であるとしている。

別のソリューションとして、FPGAボードとの接続「バーチャルエミュレータ emVM」があったりと個人的には興味のあるツールです。
去年(2010年)はデザインコンテストがあったと思ったのですが、今年は無いのかな?
機会があれば触ってみたいなと思ってます!
あっ!ちなみにこの本は別セミナーの時にいただきましたので、少し勉強しときます。
BSV by Example

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