UVM Register Layerを記述(uvm_reg_sequence)

UVM1.1 にあるRegister Layerを記述してみました。(その4)

前回までに作成した、uvm_reg_blockを制御する uvm_reg_sequenceです。
ここで、作成した sequenceを指定するのが +UVM_REG_SEQ です。
 +UVM_REG_SEQ=reg_test_seq

記述例(uvm_reg_sequence)
class reg_test_seq extend uvm_reg_sequence;

function new(string name="reg_test_seq");
super.new(name);
endfunction

`uvm_object_utils(reg_test_seq)

virtual task body();
reg_block_dut model;
uvm_reg_data_t data;
uvm_status_e status;

$cast(model, this.model);

model.reset();
model.mirror(status, UVM_CHECK);

model.VERSION.read(status, data);
:
endtask

endclass
記述してみたのは、mirrorを利用した初期値チェックでした。
ここからは更に勉強しながら、付け加えていきたいと思います。
以上、「UVM1.1 にあるRegister Layerを記述してみました」シリーズでした。

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