[SystemVerilog] generateとforce記述

前回、generate文でインスタンス化したものを
forceで 値を指定してみました。

  • サンプルコード

  •  1|module hoge(
     2|    input             clk
     3|  , input             reset_n
     4|  , input  logic[3:0] in
     5|  , output logic[4:0] out
     6|);
     7|
     8|  always_ff @(posedge clk, negedge reset_n) begin
     9|    if(~reset_n) out <= 0;
    10|    else         out <= out + in;
    11|  end
    12|
    13|endmodule
    14|
    15|module testbench ();
    16|
    17|  logic      clk     = 0;
    18|  logic      reset_n = 1;
    19|  logic[3:0] in[3];
    20|  logic[4:0] out[3];
    21|
    22|  always  #10 clk = ~clk;
    23|  initial begin
    24|    #10; reset_n = 0;
    25|    #50; reset_n = 1;
    26|    #300; $finish(2);
    27|  end
    28|
    29|  genvar i;
    30|  generate begin
    31|    for(i=0; i<3; i++) begin : dut
    32|      hoge uhoge(
    33|          .clk(clk)
    34|        , .reset_n(reset_n)
    35|        , .in(in[i])
    36|        , .out(out[i])
    37|      );
    38|    end : dut
    39|    for(i=0; i<3; i++) begin
    40|      initial begin
    41|        #100;
    42|        @(posedge clk); #1;
    43|        force dut[i].uhoge.in = i;
    44|      end
    45|    end
    46|  end
    47|  endgenerate
    48|
    49|endmodule: testbench
  • 結果

  • 20130527_2.png
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