スポンサーサイト

上記の広告は1ヶ月以上更新のないブログに表示されています。
新しい記事を書く事で広告が消せます。

SystemVerilogは検証用言語?

SystemVerilogはIEEE規格では以下のように書かれています。

引用:
Standard for SystemVerilog - Unified Hardware Design, Specification, and Verification Language

しかし、Tech-Onの記事では「検証用言語」となっています。
【EDSF 2011】CMエンジニアリング,SystemVerilogベースのランダム検証環境の短期導入を支援

ということは、やはり市場ではSystemVerilogで設計しているところはないということでしょうか?
もちろん、BSV(Bluespec SystemVerilog)は別だと筆者は思っています。

さて、そろそろUVMが正式にリリースされます。
早くUVMを勉強しないと!と思う今日この頃です。
関連記事

コメントの投稿

非公開コメント

プロフィール

Kocha

Author:Kocha
なんでもチャレンジ!(^o^)/
E-mail
github:Kocha
イベントカレンダー

カレンダー
01 | 2018/02 | 03
- - - - 1 2 3
4 5 6 7 8 9 10
11 12 13 14 15 16 17
18 19 20 21 22 23 24
25 26 27 28 - - -
カテゴリ
OVP (4)
最新記事
最新コメント
アーカイブ
リンク
Twitter
アクセス人数
上記広告は1ヶ月以上更新のないブログに表示されています。新しい記事を書くことで広告を消せます。