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SystemVerilogは検証用言語?

SystemVerilogはIEEE規格では以下のように書かれています。

引用:
Standard for SystemVerilog - Unified Hardware Design, Specification, and Verification Language

しかし、Tech-Onの記事では「検証用言語」となっています。
【EDSF 2011】CMエンジニアリング,SystemVerilogベースのランダム検証環境の短期導入を支援

ということは、やはり市場ではSystemVerilogで設計しているところはないということでしょうか?
もちろん、BSV(Bluespec SystemVerilog)は別だと筆者は思っています。

さて、そろそろUVMが正式にリリースされます。
早くUVMを勉強しないと!と思う今日この頃です。
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