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JSUNG2011:ユーザー事例(その2)

9/7(水)に開催された「SYNOPSYS USERS MEETING 2011」に行ってきました。

今回の内容は富士通研究所の「Processor Designerを用いたSuper Scalarプロセッサの開発」です。

Agendaとして以下の流れで説明していました。
・プロセッサ(ASIP)が欲しい理由
・Processor Designerを使った理由
・どんなプロセッサを作ることにしたか
・設計フローとPDの評価事項
・特殊なLISA記述方法
・RTL生成と品質
・Software Development Kitについて

高性能なパフォーマンスや消費電力を抑えたいなどの要求が汎用DSPでは難しいためASIPを作る必要がある。また、汎用DSPでも一部機能拡張など出来るが、アーキテクチャが固定化されているなどの問題があったため、設計自由度の高いProcessor Designerを採用した。

今回の事例で作成したDSPはSuper Scalarプロセッサであり、7段パイプラインの3並列実行なものであった。Processor DesignerでSuper Scalarプロセッサの事例は初めて聞いた気がします。

設計期間は9ヶ月で、その間にUntimed ModelとTimed Model(RTL生成)を作った。複数のパイプラインは当時サポートされてなかったので、命令デコードやtemplateを用いてLISA記述をした。また、LISA記述では引数付きの関数コールが出来なかったため(当時) マクロ記述で実装した。

Processor Designerから生成されるRTLの品質だが、初期はISSと挙動が違ったらしく、ツール修正(パッチ)や記述変更で最終的には収束した。FtoFの打ち合わせや会議などを2回/月のペースで行っていたもよう。

LISA記述には苦労したみたいで、特にBit型には注意が必要とのこと。要望としても記述マナーのドキュメント化やLintツール、Formal検証環境を挙げていた。

Software Development Kitについては、ISSが簡単に生成される。ただ、一般的なIDEなどの環境ではなく、アセンブラレベルでのデバッグ。他のPlatform Archtect上へのインポートも容易にでき複数DSP環境もできた。

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