CDNLive! Japan2011:ユーザー事例(その3)

10/13(木)に行われた「 CDNLive! Japan2011」に行ってきました。

今回は「RTL Compiler/Conformal LEC適用事例」です。
Tech-On!にも記事があります。
デジカメ用SoC設計の論理合成と等価性検証をCadence製品に乗り換えた理由、三洋電機が講演

Tech-On!の記事タイトルにもあるように、他社の論理合成と等価性検証ツールをCadence製品(RTL Compiler/Conformal LEC)に乗り換えた理由について、語ってくれました。

○デザインの概要
デジタルカメラ・デジタルムービーカメラのLSI設計を行っており、デザインの特徴として大きく3点ある。
(1) データパス系(画像処理演算)回路がエリアの大半を占める。
(2) 複雑なデータパスが多い。
(3) Verilog-HDL / VHDLの混在
設計フローとしては、論理合成、論理検証までの行い、ASICベンダーへはネットリスト渡しで実施している。なので、今回の内容にあるツール群は必要かつ出力される結果が良いツールを選択したいということだった。
今回は2つのProject(A/B)にて並行して評価を行い、ASIC開発にて求めていた「コスト削減」「TAT短縮」にRTL Compiler/Conformal LECがどれだけ貢献したかを述べています。

○RTL Compiler
論理合成ツールで一番求めていることは、コスト削減 = エリア削減を目的に評価した。
17ブロック全てにおいて他社ツールより良い結果が得られ、タイミングがMet出来なかったブロックもRCではMet出来たとのこと。ProjectA、Bとも良好の結果でエリアも改善した。
RC評価の考察では、データパスのシェアリングや、CSA最適化が他社と違い大きく効果が出ていたのではないか。また、div_pipeの合成結果では、少ない駆動セルを有効に使っているようだった。
つまり、RTLの最適化がRCのほうが優れている。との結論に達した。
また、RCの利点として後述するConformal LECとの連携フローも魅力的だったようで、Tclにて簡単にユーザーが欲しい情報を手に入れることが出来る。(カスタマイズが簡単)

○Conformal LEC
論理合成で出力されたネットリストの等価性検証がPASSしないことがある。その際には、デバッグ時間もかかるし対策のために、QoRを犠牲にしないといけない。
他社ツールを使っていた時には、このような問題が多数出ていた。
そういった中で、Cadenceの「Conformal LEC」を評価してみた。
従来フローでは、検証が終了できなかった3つのデザインで評価したところ、Conformal LECではすべて終了出来たとのこと。延べ300近くはあった未検証ポイントがすべて検証完了したことに驚いた
また、ProjectA,Bでも適用し検証未達はなく完全終了した。
この結果を出すことが出来た要因として、Conformal LECのABORTへの考慮が十分されている。つまり、欲しい情報を的確に抽出してくれるデバッグ機能が優れているということだろう。ABORT詳細レポートを提示してくれていたが、確かに見やすいものであった。

○まとめ
RTL Compiler, Conformal LECとも良好な結果が得られ、全面採用に踏み切った。
RCのエリア削減効果や、LEC解析アルゴリズムの優位性は今回の発表を聞く限りだと、とても良いものに思える。
最後に、今後の取り組みとして「Low Power」をテーマとして挙げており、一例として、Power解析やCPF適用などを取り組むようだ。
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