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UVMでのデバッグ効率化(Transaction Recoding)

ちょっと前ですが、Mentorからの記事です。
Improving SystemVerilog UVM Transaction Recording and Modeling

SystemVerilog(UVM)では、ソフトウェアのデバッグ知識(勘)が必要になります。
VerilogHDL/VHDLではシミュレーション波形(時間方向に遷移したもの)を見てデバッグ出来ましたが、UVMを使うようになると、時間が経過するまでに様々な処理を行います。
そのため、どの時点で問題があるか?もしくは、どこでデータが異なっているか?を
調べるために、「BreakPointを設定」するなり、「printで表示」するなどのソフトウェアをデバッグするようなことをしないといけません。

本記事では、トランザクション(時間がない処理イメージ)を記録するAPIなり、各コンポーネントに合わせた記述方法を示しています。
有償シミュレータでは、ここら辺までサポートしているかもしれませんが、自分自身である程度の知識は必要かと思います。

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