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SystemCとSystemVerilog

Mentor社のブログ「SystemC and UVM, one step closer」にて
今回リリースされたSystemVerilog(UVM)がSystemC(TLM1/2)との
互換性を確保したことを記載しています。

その中で筆者が感じたことは、将来のLSI設計スタイルとして
・C/C++/SystemCによる設計(TLM)
・SystemVerilogによる検証(UVM)
という風に感じました。

今から新しいことは無理と思っている人もいるかもしれませんが
将来を考え、自分で色々なことをやっていかないとドンドンを世界から遅れていきます。

そうならないように筆者も頑張っていきたいと思います!
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