EVE 0-Bug Conference 2012 Summerに参加

6/15(金)に開催された「EVE 0-Bug Conference 2012 Summer」に行って来ました。

13:00からの開始だったが、注目は15:00以降のユーザー事例だったようで
最初は人が少ない感じでした。今回ArterisやSynopsysのパートナー講演もあり、
今後どうなっていくのでしょうね。

高位設計開発をZeBuで加速!


富士通さんからの事例発表。Tech-On!にも記事が出てます。
「論理エミュレータ、もっともっと高速化」、富士通マイクロソリューションズが講演

アルゴリズム→高位合成→検証といったフローの際に、デザインが大規模になり、
論理シミュレータでは時間がかかりすぎるため、エミュレータ(ZeBu)を使用した事例。
デザインが大規模になり、全体を一気に高位合成すると最適化がかかりにくかったり
合成時間が長くなる。といった問題の他に、手設計部分も合わせて検証する際には
RTL検証環境を作成し、等価性を確認する必要がある。
RTL検証環境にはSystemVerilogのDPI-Cを使用することで、アルゴリズム(C/C++)と
統合した検証環境が作成できた。更に、ZeBuとの通信をDPI-Cベースである「ZEMI-3」を使うことで、スムーズに連携出来たとのこと。
結果として、5月に発表された プレスリリース にあるとおり、
論理シミュレータと比べて1300倍の高速化が実現出来たとのこと。

しかし、エミュレータを使ってシミュレーションの高速化出来たが、
ZeBuへのマッピング時間(合成時間,配置配線)に時間がかかり(約8時間くらい)
高位合成のメリットある、アーキテクチャ探索が十分にできないという課題がある。
そのために ZeBuチューニングということでいくつかのトライアル結果を示していた。
結果、約8時間→約5時間に短縮できたとのこと。(最新版ではもっと改善している模様)

コニカミノルタ流、アサーション・デバッグの高速化 ~エミュレーションでもここまでできる!~


コニカミノルタさんからの事例発表。Tech-On!にも記事が出てます。
「論理エミュレータでアサーションを使ってみた」、コニカミノルタテクノロジーセンターが講演

Verify2011で SVA(SystemVerilog Assertion)の話を軽くしていたのですが、
今回は ZeBu-SVAの評価結果を報告ということで、細かいデータ含めて
開示してくださいました。具体的な内容については、Tech-On!の記事で。
SVA評価としては、「使える!今後は積極的に活用していく」と。
また、エミュレータ/アサーション・デバッグ方法についても
2種類ほど提示し、時期により使い分けていくほうが効率的とのこと。

さて、エミュレータ/アサーションといえば昔Blogに書いたのですが、
OVLをサポート!とかどうでしょうか?
参考:エミュレータにアサーション加えるのであれば

P.S. 今回はエレファント(象)でした!
関連記事

コメントの投稿

非公開コメント

プロフィール

Kocha

Author:Kocha
なんでもチャレンジ!(^o^)/
E-mail
github:Kocha
イベントカレンダー

カレンダー
10 | 2017/11 | 12
- - - 1 2 3 4
5 6 7 8 9 10 11
12 13 14 15 16 17 18
19 20 21 22 23 24 25
26 27 28 29 30 - -
カテゴリ
OVP (4)
最新記事
最新コメント
アーカイブ
リンク
Twitter
アクセス人数