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SystemVerilog:## と # 時間単位指定

SystemVerilogでは クロックサイクル指定(##)と 遅延(#)に時間単位指定できます。
クロックサイクル指定の際には、「defalut clocking ~ endclocking」にて
クロックを指定します。ってことで、記述してみた。
 1|module testbench;
 2|  bit       clock = 0;
 3|
 4|  always #5 clock = ~clock;
 5|
 6|  default clocking dclk @(posedge clock); endclocking
 7|
 8|  initial begin
 9|    ##10      $display("--- Simulation time = %8t ps", $time);
10|    #100ns    $display("--- Simulation time = %8t ps", $time);
11|    #1us      $display("--- Simulation time = %8t ps", $time);  
12|    #5 /*ps*/ $display("--- Simulation time = %8t ps", $time);
13|    ##2       $display("--- Simulation time = %8t ps", $time);
14|    $finish(1);
15|  end
16|
17|endmodule:testbench

○シミュレーション結果
vlib work
vlog sample.sv
Model Technology ModelSim ALTERA vlog 10.0d Compiler 2012.01 Jan 18 2012
-- Compiling module testbench

Top level modules:
testbench
vsim -c -L work testbench -do "run -all; quit"
Reading /home/kocha/tools/modelsim/12.0/modelsim_ase/tcl/vsim/pref.tcl

# 10.0d

# vsim -L work -do {run -all; quit} -c testbench
# Loading sv_std.std
# Loading work.testbench
# run -all
# --- Simulation time = 95 ps
# --- Simulation time = 100095 ps
# --- Simulation time = 1100095 ps
# --- Simulation time = 1100100 ps
# --- Simulation time = 1100115 ps
# ** Note: $finish : sample.sv(14)
# Time: 1100115 ps Iteration: 1 Instance: /testbench

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