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SystemVerilog:符号付きでの値記述

SystemVerilogでは符号付きの値を以下のように記述できます。
似たような記述:SystemVerilog:bit幅に左右されないall "1"代入記述

記述フォーマット: 'sb, 'so, ''sd, 'sh などいう感じで「s」が付きます。

○サンプルコード
 1|module testbench;
 2|  logic signed [3:0] hoge = 0;
 3|
 4|  initial begin
 5|    hoge = 3'b110;        $display("--- Data = %d ", hoge);
 6|    hoge = 3'sb110;       $display("--- Data = %d ", hoge);
 7|    hoge = 3 * (3'sb110); $display("--- Data = %d ", hoge);
 8|    hoge = 4'shD;         $display("--- Data = %d ", hoge);
 9|    hoge = 2'sd2;         $display("--- Data = %d ", hoge);
10|    $finish(1);
11|  end
12|
13|endmodule:testbench

○実行結果
# vsim -L work -do {run -all; quit} -c testbench
# Loading sv_std.std
# Loading work.testbench
# run -all
# --- Data = 6
# --- Data = -2
# --- Data = -6
# --- Data = -3
# --- Data = -2

というような感じです。
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