スポンサーサイト

上記の広告は1ヶ月以上更新のないブログに表示されています。
新しい記事を書く事で広告が消せます。

SCJ2012:ユーザー事例1

富士通セミコンダクターさんの
「ESL/RTL開発フローにおいて資産を徹底的に再利用するメソドロジ」です。
参考:「SystemC Japan 2012 セミナー内容

近年のSOC設計における課題:システム評価の前倒しが必要。
当時の上流設計手法の課題として、2点項目を示していた。
1. 性能評価のフィードバックタイミングが、まだ遅い
2. モデルの開発コストが高い
その中で、新たな手法を提案していた。

新設計手法の概要


段階的な開発フローを設定。
先行ソフトウェア開発→初期アーキテクチャ→詳細アーキテクチャ評価

・先行ソフトウェア開発
 超高速なシミュレーション環境で、ソフトウェアを開発(LT)
 汎用部品はEDAベンダモデルIPを使用する。
 既存RTLがあるものに関しては、CoEmuで実現する。
・初期アーキテクチャ
 先行ソフトウェア開発で作成したシナリオを利用したアーキテクチャ評価環境(AT)
・詳細アーキテクチャ
 既存部品などはカーボナイズ(RTL→SystemCモデル)して、利用。
 トランザクションのマスタモデルは疑似マスタモデルで性能を観測。

つまり、EDAベンダモデルIPやCoEmu環境、カーボナイズを駆使して
低コストに環境を整えていくというものである。

具体的な事例


画像処理LSIアーキテクチャ評価に対して、発表してくれた。
先行ソフトウェア開発環境 - Vista + ProtoLinkで実現。(ETやベンダーセミナーで発表済)
   アーキテクチャ評価 - 疑似マスタモデルにて、トランザクションを発生
→結果として、SRAMでの性能破綻を開発初期に発見することができた。

Q&Aにおいて、CoEmu(FPGA)に関してデバッグの時にどうしているか?や
性能評価に関してのトランザクションデータ収集にどうしているか?の質問がでた。
トランザクションデータ収集については、独自のツールにて行なっているということだった。
関連記事

コメントの投稿

非公開コメント

プロフィール

Kocha

Author:Kocha
なんでもチャレンジ!(^o^)/
E-mail
github:Kocha
イベントカレンダー

カレンダー
07 | 2017/08 | 09
- - 1 2 3 4 5
6 7 8 9 10 11 12
13 14 15 16 17 18 19
20 21 22 23 24 25 26
27 28 29 30 31 - -
カテゴリ
OVP (4)
最新記事
最新コメント
アーカイブ
リンク
Twitter
アクセス人数
上記広告は1ヶ月以上更新のないブログに表示されています。新しい記事を書くことで広告を消せます。