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SystemVerilog:defineマクロ

SystemVerilogにて、C言語のような defineマクロ的な記述が
出来るようになっているようです。
あんまり `define使いまくると見づらいので個人的には嫌い。。。

サンプルコード


 1|
 2|`define SUM(a,b) (+ b)
 3|
 4|module tb;
 5|
 6|  integer i,j,k;
 7|
 8|  initial begin
 9|    i = 2; j = 5;
10|    k = `SUM(i,j);
11|    $display("--- i = %2d, j = %2d, k = %2d", i, j, k);
12|    $finish;
13|  end
14|
15|endmodule

実行結果


# vsim -L work -do {run -all; quit} -c tb 
# Loading work.tb
# run -all
# --- i = 2, j = 5, k = 7

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