Blog紹介:High-level Synthesis is not just for Hardware Designers, It’s for Verification Engineers, too!

Forte Design SystemsのBlogです。
High-level Synthesis is not just for Hardware Designers, It’s for Verification Engineers, too!

SystemCモデルを検証に使うメリット
1) シミュレーション時間(表が記載)
2) Virtual System Prototypes (VSPs)へ使用可能
3) 早くFPGA及びエミュレータへ
とのこと。

そろそろ2012年のまとめに向けてアンケートとかないかな???
実際の開発において、SystemCを使い設計。
そして、検証にも適用がどこまでやっているのか気になる。
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