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Book:SystemVerilogによるLSI設計

SystemVerilogによるLSI設計」を読みました。
ということで、気になった部分をメモ。



○目次
第1章 SystemVerilog概要
第2章 SystemVerilogのリテラル値と組み込みデータ型
第3章 SystemVerilogのユーザ定義型と列挙型
第4章 SystemVerilogの配列、構造体、共用体
第5章 SystemVerilogの手続き的ブロック、タスク、ファンクション
第6章 SystemVerilogの手続き文
第7章 SystemVerilogによるステートマシンのモデリング
第8章 SystemVerilogの設計階層
第9章 SystemVerilogインタフェース
第10章 SystemVerilogによる設計例
第11章 動作モデリングとトランザクションレベル・モデリング

第1章 SystemVerilog概要


概要です。

第2章 SystemVerilogのリテラル値と組み込みデータ型


・p9 - `defineの拡張機能
・p11 - コンパイル単位スコープの外部宣言
・p20 - 時間単位を持つ時間値
・p38 - 変数の初期化について(初期化順序など良い)
・p42 - キャスティング

第3章 SystemVerilogのユーザ定義型と列挙型


typedefはCライクに使えますよと。
・p55 - 列挙型の名前順序

第4章 SystemVerilogの配列、構造体、共用体


全体を通して、pack/unpackは重要な話。
配列に対してのシステムファンクション(タスク)もあり多用出来そう。
・p69 - 構造体への代入記述にて、メンバ名で指定
・p86 - アンパック型配列(構造体含む)初期化時にdefaultキーワード
・p95 - 配列のシステムファンクション

第5章 SystemVerilogの手続き的ブロック、タスク、ファンクション


always_combやalways_ffなどに関わる話。
task/functionの拡張やref引数も重要。
・p111 - always組み合わせにて、手続き型で書いたらまずい例があり。
・p123 - task/functionにて、ポート名のように引数名を渡せる。

第6章 SystemVerilogの手続き文


++/--などの演算子の拡張や、Cライクなfor文、break,continue,returnなど。
・p156 - caseの拡張(unique,priority)
・p162 - if-elseの拡張(unique,priority)

第7章 SystemVerilogによるステートマシンのモデリング




第8章 SystemVerilogの設計階層


・p203 - alias
・p216 - ポート宣言
・p218 - parameter type

第9章 SystemVerilogインタフェース


この章は一番メインかもしれない。SystemVerilogの「interface」。
・p249 - タスク名やファンクション名を使用するインポート

第10章 SystemVerilogによる設計例


設計記述例ですが、要所をすべて押さえているので参考になります。

第11章 動作モデリングとトランザクションレベル・モデリング


・p290 - 11.4 インタフェースを介するトランザクション・レベル

コメント


Book:SystemVerilog設計スタートアップ」を読んだあとにこの本は読んだが、
非常に固い本だなという印象だった。
しかし、文法の記載に加えて「設計」ということで、論理合成の是非まで書いてあるので
非常に参考になるのではと思った。(ただし、確認しているのはDesign Compiler)
FPGAに関してもSystemVerilogでの設計が出来るようになっているので、
手元に置いておく本の一冊かと思います。
ただ、検証のほうは「SystemVerilog for Verification」のほうなので、
検証に関する部分(例えばclassやjoin-fork、メソドロジ)を勉強したい人には
この本は向かないかもしれません。(邦訳がない。。。)
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