SystemVerilog パラメータ class

module と同じような感じで、classにもパラメータを渡すことができます。
C++で言うとテンプレートみたいな感じです。

  • サンプルコード
  •  1|class hoge #(int width = 1);
     2|
     3|  logic [width-1:0] l_a;
     4|
     5|  function void show();
     6|    $display("--- a = %3d", l_a);
     7|  endfunction
     8|
     9|endclass
    10|
    11|module testbench;
    12|
    13|  hoge #(4) cl_4hoge = new;
    14|  hoge #(8) cl_8hoge = new;
    15|
    16|  initial begin
    17|    cl_4hoge.l_a =  3; cl_4hoge.show();
    18|    cl_8hoge.l_a = 10; cl_8hoge.show();
    19|    cl_4hoge.l_a = 20; cl_4hoge.show();
    20|    $finish;
    21|  end
    22|
    23|endmodule
  • 実行結果
  • # --- a =   3
    # --- a =  10
    # --- a =   4

というような感じで書けます。

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