Interface記述

UVM書いてみたシリーズでしたが、ここで基本となるSystemVerilogのInterface文法について書きます。
uvm_driverやuvm_monitor時に必要になるので。

Interface記述を簡単にいうと、信号線のパッケージをする記述になります。
信号群を定義することで、接続に対しての面倒ではなくなります。

○Write側
interface wr_if;

// Actual Signals
logic clock;
logic reset;
logic [4:0] address;
logic [31:0] data;
logic [3:0] data_enable;
logic enable;

endinterface : wr_if


○Read側
interface rd_if;

// Actual Signals
logic clock;
logic reset;
logic [4:0] address;
logic [31:0] data;
logic enable;

endinterface : rd_if


で、呼び出す際には、以下でOK。
wr_if wr1_if;


接続時には、以下でOK。
dut( .port(wr1_if), ...);

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