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[SystemVerilog] __FILE__ マクロのパスはどこで決まる?

※本内容はシミュレータによって変わる場合があるかもしれません。


きっかけはこちらの記事になります。


SystemVerilog 2009 macro `__FILE__ ? absolute or relative path?


こちらの記事のほうでは Questaシミュレータを使用した場合のようです。
私の方は ModelSim-ASE版でやってみました。

  • サンプルコード(sample.sv)

  • 1|module testbench;
    2|
    3|  initial begin
    4|    $display("File: %0s , Line: %0d", `__FILE__, `__LINE__);
    5|    $finish();
    6|  end
    7|
    8|endmodule
  • Makefile
  • RTL=sample.sv
    
    run: work compile sim
    
    work:
        vlib work
    
    compile:
        vlog ${RTL}
    
    sim:
        vsim -c -L work testbench -do "run -all; quit"
    
    clean:
        rm -rf work transcript vsim.wlf
  • 実行&結果
  • $> make
    :
    # File: sample.sv , Line: 4
    
    $> make RTL=~/work/systemverilog/tutor_test/50___FILE__/sample.sv
    :
    # File: /home/kocha/work/systemverilog/tutor_test/50___FILE__/sample.sv , Line: 4
    

このように変化いたします。
結構知っていると便利な豆知識かも知れませんね。


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