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[SystemVerilog] moduleからclassへ

SV12 ? good-bye modules, hello object-oriented design


なかなかおもしろいですね・・・(^^
特に、13.4.4章の alwaysの代替って書き方には慣れないなーw

class IntClass;
  int a;
endclass

IntClass address=new(), stack=new();

function automatic bit watch_for_zero( IntClass p );
  fork
    forever @p.begin
      if ( p.== 0 ) $display (“Unexpected zero”);
    end
  join_none
  return ( p.== 0 );
endfunction

どんどん、楽しい記述が SystemVerilogでは出来そうですね。
こういった発見が SystemVerilog読書会 で見つかるかも!!!
本日22:30からです。是非、ご参加ください!

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