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[SystemVerilog] defineマクロ記述の注意点

SystemVerilogでは、C言語のような defineマクロが使用できます。
昔の記事がこちらに「SystemVerilog:defineマクロ


さて、その defineマクロを記述するにあたって注意点があるみたいです。
これは流石にいたいかも。。


Mind the GAP ? even in SystemVerilog macro definitions


その記事の元ネタは、Verification Academyのこちらになります。

doubt in macro definition


意外ですし、ハマりそうです。はい。

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