[SystemVerilog] $countones で bitランダム

きっかけはこちらの Verification Academyにて

"hot bit" randomization

このスレッドにCVCの方が回答したものが、こちらになります。

Smart constraint modeling in SystemVerilog

この記述すごく簡素ですよね。
$countones 使うとこんなに簡単に出来るとは。

one hotだと $onehot を使えば良いと思います。