スポンサーサイト

上記の広告は1ヶ月以上更新のないブログに表示されています。
新しい記事を書く事で広告が消せます。

[SystemVerilog] Modelsim-ASEでも interface class使えます。

第八回 SystemVerilog読書会 にて、話が出たものなのですが、

ModelsimAEだと interface class ~ endclass は未対応っぽいです。

っていうことだったのですが、 10.1b そしてついこないだリリースされたバージョン「10.1d」だと記述して動かせました。

  • サンプルコード

  •  1|interface class if_base;
     2|
     3|  pure virtual task show(int value);
     4|
     5|endclass
     6|
     7|class hoge implements if_base;
     8|
     9|  virtual task show(int value);
    10|    $display("--- Call class:hoge show task argv:%0d ---", value);
    11|  endtask
    12|
    13|endclass
    14|
    15|module testbench;
    16|
    17|  hoge cl_hoge = new;
    18|
    19|  initial begin
    20|    cl_hoge.show(2);
    21|    $finish;
    22|  end
    23|
    24|endmodule
  • 実行結果
  • $> make
    vlog sample.sv
    Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
    -- Compiling package sample_sv_unit
    -- Compiling module testbench
    
    Top level modules:
        testbench
    vsim -c -L work testbench -do "run -all; quit"
    Reading /home/kocha/tools/modelsim/13.0/modelsim_ase/tcl/vsim/pref.tcl 
    
    # 10.1d
    
    # vsim -L work -do {run -all; quit} -c testbench 
    # Loading sv_std.std
    # Loading work.sample_sv_unit
    # Loading work.testbench
    # run -all 
    # --- Call class:hoge show task argv:2 ---
    # ** Note: $finish    : sample.sv(21)
    #    Time: 0 ps  Iteration: 0  Instance: /testbench
    
    

っということで、動きました。


本日22:00〜 SystemVerilog読書会

本日も22:00〜 SystemVerilog読書会やりますので
時間がある方は参加してみてください♪


SystemVerilog読書会


関連記事

コメントの投稿

非公開コメント

プロフィール

Kocha

Author:Kocha
なんでもチャレンジ!(^o^)/
E-mail
github:Kocha
イベントカレンダー

カレンダー
05 | 2017/06 | 07
- - - - 1 2 3
4 5 6 7 8 9 10
11 12 13 14 15 16 17
18 19 20 21 22 23 24
25 26 27 28 29 30 -
カテゴリ
OVP (4)
最新記事
最新コメント
アーカイブ
リンク
Twitter
アクセス人数
上記広告は1ヶ月以上更新のないブログに表示されています。新しい記事を書くことで広告を消せます。