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[SystemVerilog] letを使ってみよう。(条件式の記述)

前回の続きで let をもっと理解しましょう。

  • サンプルコード
  •  1|module testbench ();
     2|
     3|  let l_eq(X,Y=10) = X == Y;
     4|
     5|  reg[7:0] a, b;
     6|  reg[5:0] c;
     7|
     8|  initial begin
     9|    a = 2; b = 5;
    10|    if(l_eq(a,b)) $display("X(%0d) == Y(%0d)", a, b);
    11|    else          $display("X(%0d) != Y(%0d)", a, b);
    12|    $display("");
    13|    c = 10;
    14|    if(l_eq(c)) $display("X(%0d) == Y(%0d)", c, 10);
    15|    else        $display("X(%0d) != Y(%0d)", c, 10);
    16|    $finish(2);
    17|  end
    18|
    19|endmodule: testbench
  • 実行結果
  • # X(2) != Y(5)
    #
    # X(10) == Y(10)
    


結果を見ればわかると思いますが、返り値としては、True or Falseになってます。
let を使えばこんなことも出来るんです!


SystemVerilogの規格(IEEE1800-2013)を読むと知らないことがたくさんあります。
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