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[SystemVerilog] letを使ってみよう。(短縮的な記述)

前回の続きで let をもっと理解しましょう。

  • サンプルコード
  •  1|module testbench ();
     2|
     3|  reg[7:0] a, b;
     4|  reg[5:0] c;
     5|
     6|  let tmp = a + b;
     7|
     8|  initial begin
     9|    a = 2; b = 5;
    10|    c = tmp + 10;
    11|    $display("c = %0d", c);
    12|    $finish(2);
    13|  end
    14|
    15|endmodule: testbench
  • 実行結果
  • # c = 17
    


let で宣言した「tmp」を使って 計算(+10)した結果を cに代入しました。
.oO(ここまででlet ヤバいと思っているのは私だけでしょうか。)


まとめ

let はローカルな範囲で色々な記述が可能だと思います。
しかし、let 記述で書きなぐった環境を見たら私は発狂するでしょう。
それぐらいのパンチがある記述方法かと思います。


皆さんも使えそうだなって思ったら let 使ってみてください!!!


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