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[勉強会] 第18回 SystemVerilog読書会を行いました。

2013/7/6(土) 22:00~ より第18回 SystemVerilog読書会を行いました。
ログはこちらにあります。


第18回 SystemVerilog読書会


内容

今回は16章「16. Assertions」読みました。
(16.4 Deferred assertionsまでしか読みきれませんでした)


SystemVerilog Assertion(SVA) は書いたことがなかったので、
SystemVerilogアサーション・ハンドブック を片手に
挑んだのですが、本のほうも内容が古くなってるんですね。(あたり前ですが。)
なかなかLRMの理解が出きず、枕を濡らしました。


assume, restrictはフォーマル用ということだったのですが、
assumeについては、シミュレーション時には assert扱いになるということを
教えていただきました。


Assertion を使えるシミュレータは欲しいな。。。


キーワード

assert, assume, cover, restrict. #0, final


次回

  • 日時:2013/7/13(土) 22:00~
  • 内容:16.5 Concurrent assertions overview

誰でもいつでも参加可能ですので、時間が空いた際には 是非参加してみてください。

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