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[SystemVerilog] event

便利なんだろうけど、私自身は使ってなかった event についてです。

  • サンプルコード
  •  1|module testbench ();
     2|
     3|  event  ev_a;
     4|  event  ev_b;
     5|  event  ev_c;
     6|
     7|  initial begin
     8|    #10; ->ev_a;  // @ 10ps
     9|    #30; ->>ev_b; // @ 40ps
    10|    #30; ->ev_c;  // @ 70ps
    11|    #300; $finish(2);
    12|  end
    13|
    14|  initial begin
    15|    @(ev_a); $display("@ %0tps:event a assert", $time);
    16|  end
    17|
    18|  initial begin
    19|    @(ev_b); $display("@ %0tps:event b assert", $time);
    20|  end
    21|
    22|  initial begin
    23|    wait(ev_c.triggered); $display("@ %0tps:event c assert", $time);
    24|  end
    25|
    26|endmodule: testbench
  • 実行結果
  • # @ 10ps:event a assert
    # @ 40ps:event b assert
    # @ 70ps:event c assert
    

とこのようになります。


毎週土曜日 22:00より SystemVerilog読書会を行なってますので、
興味ある方は是非お越しください。

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