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[VHDL-2008] process(all)


VHDL-2008, The End of Verbosity!


を見ていて自分でも試してみた。
ModelSim-ASE 10.1dで動いてます。

  • サンプルコード
  •  1|library IEEE;
     2|use IEEE.std_logic_1164.all;
     3|use IEEE.std_logic_unsigned.all;
     4|use ieee.numeric_std.all;
     5|use IEEE.std_logic_textio.all;
     6|use std.textio.all;
     7|
     8|entity testbench is
     9|end testbench;
    10|
    11|architecture SIM of testbench is
    12|
    13|  signal s_a : std_logic_vector(3 downto 0);
    14|  signal s_b : std_logic_vector(3 downto 0);
    15|  signal s_c : std_logic_vector(3 downto 0);
    16|
    17|begin
    18|
    19|  process
    20|    variable L : line;
    21|  begin
    22|    s_a <= (others=>'0');
    23|    s_b <= (others=>'1');
    24|    wait for 100 ns;
    25|    write(L, string'("s_c = ")); hwrite(L, s_c); writeline(output, L);
    26|
    27|    s_a <= "0001";
    28|    s_b <= "0010";
    29|    wait for 100 ns;
    30|    write(L, string'("s_c = ")); hwrite(L, s_c); writeline(output, L);
    31|    wait;
    32|    -- assert (false) report "Simulation End!" severity failure;
    33|  end process;
    34|
    35|  process(all) begin
    36|    s_c <= s_a + s_b;
    37|  end process;
    38|
    39|end SIM;
  • 実行結果
  • # run -all 
    # s_c = F
    # s_c = 3
    #  quit 
    

※ 標準出力での Warningは省略しています。


ちなみに -2008付けないと以下のようなエラーが出ました。

** Error: test.vhd(35): (vcom-1441) Process(ALL) is not defined for this version of the language.


久しぶりに VHDL書いたけど合ってるか分からないwww

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