[VHDL-2008] Simplified Condition


VHDL-2008, The End of Verbosity!


を見ていて自分でも試してみました。

  • サンプルコード
  •  1|library IEEE;
     2|use IEEE.std_logic_1164.all;
     3|use IEEE.std_logic_unsigned.all;
     4|use ieee.numeric_std.all;
     5|use IEEE.std_logic_textio.all;
     6|use std.textio.all;
     7|
     8|entity testbench is
     9|end testbench;
    10|
    11|architecture SIM of testbench is
    12|
    13|  signal s_a : std_logic;
    14|  signal s_b : std_logic;
    15|  signal s_c : std_logic;
    16|
    17|begin
    18|
    19|  process begin
    20|    s_a <= '0';
    21|    s_b <= '1';
    22|    s_c <= '1';
    23|    wait for 100 ns;
    24|
    25|    s_a <= '1';
    26|    s_b <= '0';
    27|    s_c <= '1';
    28|    wait for 100 ns;
    29|    wait;
    30|    -- assert (false) report "Simulation End!" severity failure;
    31|  end process;
    32|
    33|  process(all) begin
    34|    if (s_a and not s_b and s_c) then
    35|      report "Condition : s_a = '1' and s_b = '0' and s_c = '1'";
    36|    else
    37|      report "Condition : Not s_a = '1' and s_b = '0' and s_c = '1'";
    38|    end if;
    39|  end process;
    40|
    41|end SIM;
  • 実行結果
  • # run -all 
    # ** Note: Condition : Not s_a = '1' and s_b = '0' and s_c = '1'
    #    Time: 0 ps  Iteration: 0  Instance: /testbench
    # ** Note: Condition : Not s_a = '1' and s_b = '0' and s_c = '1'
    #    Time: 0 ps  Iteration: 1  Instance: /testbench
    # ** Note: Condition : s_a = '1' and s_b = '0' and s_c = '1'
    #    Time: 100 ns  Iteration: 1  Instance: /testbench
    #  quit


ちなみに -2008付けないと以下のようなエラーが出ました。

** Error: test.vhd(33): (vcom-1441) Process(ALL) is not defined for this version of the language.
** Error: test.vhd(34): Type error resolving infix expression "and" as type std.STANDARD.BOOLEAN.
** Error: test.vhd(41): VHDL Compiler exiting
make: *** [compile] エラー 2
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