[SystemVerilog] functionでwaitする

Verification Academy Forumにて、


Can we have a function call(without arguments) within a WAIT Statement in SystemVerilog


ここでは、VCS側に聞いてくれと終わっているのですが、
ModelSimなら動くので自分でも試してみました。

  • コード

  • module testbench ();
    
      class C;
        bit b;
        function bit func1();
          return b;
        endfunction
      endclass
    
      C obj1=new;
    
      initial begin
        wait(obj1.func1());
        $display("waiting over : @%0t", $time);
      end
    
      initial #10 obj1.b=1;
    
    endmodule: testbench
  • 実行結果

  • # waiting over : @10
    


おぉ!出来てる!!!
こんな書き方も出来るんだ。。。

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