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[SystemVerilog] $random使ったクラスランダム

[Verilog][SystemVerilog] $ramdomの使い方


SystemVerilogのほうを書き忘れてたので、メモ書き

class hoge;
   int _seed;
   function new(int rhs);
     _seed = rhs;
   endfunction: new

   function int f_rand();
     return $random(_seed) % 5;
   endfunction

endclass: hoge

module testbench();

  int temp_a = 0 ;
  int temp_b = 0 ;
  hoge mhoge  = new(1);
  hoge mmhoge = new(2);

  initial begin
    repeat(10) begin
      temp_a = mhoge.f_rand();
      temp_b = mmhoge.f_rand();
      $display("--- temp_a = %3d, temp_b = %3d ---", temp_a, temp_b);
    end
    $finish(2);
  end

endmodule
  • 実行結果
# --- temp_a =  -3, temp_b =  -3 ---
# --- temp_a =  -3, temp_b =   0 ---
# --- temp_a =   2, temp_b =  -1 ---
# --- temp_a =  -4, temp_b =   0 ---
# --- temp_a =   1, temp_b =   0 ---
# --- temp_a =   3, temp_b =   3 ---
# --- temp_a =  -3, temp_b =   1 ---
# --- temp_a =  -1, temp_b =   2 ---
# --- temp_a =   0, temp_b =   0 ---
# --- temp_a =  -1, temp_b =   0 ---

うん。同じ結果ですね!

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