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[SystemVerilog] $stop/$finish/$exit

第33回 SystemVerilog読書会にあった $sop/$finish/$exit について。


  • サンプルコード
  • module testbench ();
    
      int temp;
    
      initial begin
        temp = 10;
        $display("temp data = %0d", temp);
    
        if ($test$plusargs("STOP"))   $stop(2);
        if ($test$plusargs("FINISH")) $finish(2);
        if ($test$plusargs("EXIT"))   $exit;
      end
    
    endmodule: testbench


$stop

シミュレーションを stopします。
シミュレータに制御が渡ります。

# vsim +STOP -L work -do {run -all; quit} -c testbench 
# Loading sv_std.std
# Loading work.testbench
# run -all 
# temp data = 10
# ** Note: Data structure takes 2850864 bytes of memory
#          Process time 0.00 seconds
#          $stop    : sample.sv(9)
#    Time: 0 ps  Iteration: 0  Instance: /testbench
# Break in Module testbench at sample.sv line 9
# Stopped at sample.sv line 9 
#  quit 

vsim に quitしているため、終了していますが、
quitがない場合だと、vsimに移行します。


$finish

シミュレータから終了します。

# vsim +FINISH -L work -do {run -all; quit} -c testbench 
# Loading sv_std.std
# Loading work.testbench
# run -all 
# temp data = 10
# ** Note: Data structure takes 2850864 bytes of memory
#          Process time 0.00 seconds
#          $finish    : sample.sv(10)
#    Time: 0 ps  Iteration: 0  Instance: /testbench

$exit

# vsim +EXIT -L work -do {run -all; quit} -c testbench 
# Loading sv_std.std
# Loading work.testbench
# run -all 
# temp data = 10
# ** Fatal: (vsim-8210) $exit can only be called from a program block.
#    Time: 0 ps  Iteration: 0  Process: /testbench/#INITIAL#5 File: sample.sv
# Fatal error in Module testbench at sample.sv line 11
# 
# HDL call sequence:
# Stopped at sample.sv 11 Module testbench
# 
#  quit 

っと program blockからしか呼び出すことが出来ないです。
programの実行フェーズが Block/Non Blockingの後なので状態確認後には便利そうですね。
ModelSim-ASEだと確認出来ないので、ここまで。

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