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[Verilog][SystemVerilog] Beep音が鳴らなかった・・・

昨日の SystemVerilog読書会の際にあった
「Escape sequences for printing special characters」にて、
「\a」Bellって書いたあるので、試してみました。

module testbench();

  initial begin
    $write("\a");
  end

endmodule

結果は音ならず。。。
しかも、

# run -all 
# a quit 

ってな感じで、ModelSim-ASEだと「a」が表示されました。
iverilogでもやってみましたが同じ結果でした。


期待していただけに残念(´・ω・`)

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