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[SystemVerilog] $typenameで型名を取得する。

第33回 SystemVerilog読書会にあった $typename についてです。


  • サンプルコード

  • typedef bit node;
    node [2:0] X;
    int signed Y;
    
    package A;
      enum {A,B,C=99} enum_t;
      typedef bit [9:1'b1] word;
    endpackage : A
    
    import A::*;
    
    module testbench ();
    
      typedef struct {node A,B;} AB_t;
      AB_t AB[10];
      
      initial begin
        $display("***   node type is %s", $typename(node));
        $display("***      X type is %s", $typename(   X));
        $display("***      Y type is %s", $typename(   Y));
        $display("***   word type is %s", $typename(word));
        $display("***   enum type is %s", $typename(enum_t));
        $display("*** AB[10] type is %s", $typename(AB[10]));
      end
    
    endmodule: testbench 
  • 実行結果

  • # ***   node type is bit
    # ***      X type is bit[2:0]
    # ***      Y type is int
    # ***   word type is bit[9:1]
    # ***   enum type is enum int {A=0,B=1,C=99}
    # *** AB[10] type is struct{bit A;bit B;}testbench.AB_t
    

と、こんな感じで表示させたりすることが出来ます。

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