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[SystemVerilog] $countbits/$countones/$onehot/$onehot0/$isunknown

  • サンプルコード

  • module testbench ();
    
      logic[3:0] a = 'b1100;
      logic[3:0] b = 'b1000;
      logic[3:0] c = 'b0000;
      logic[3:0] d;
    
      task show(logic[3:0] in, string name);
        $display("*** %s : $countbits = %0d", name, $countbits(in));
        $display("*** %s : $countones = %0d", name, $countones(in));
        $display("*** %s : $onehot    = %0d", name, $onehot(in));
        $display("*** %s : $onehot0   = %0d", name, $onehot0(in));
        $display("*** %s : $isunknown = %0d", name, $isunknown(in));
        $display("*************************");
      endtask
    
      initial begin
        show(a, "a");
        show(b, "b");
        show(c, "c");
        show(d, "d");
      end
    
    endmodule: testbench
  • 実行結果

  • # *** a : $countbits = 0
    # *** a : $countones = 2
    # *** a : $onehot    = 0
    # *** a : $onehot0   = 0
    # *** a : $isunknown = 0
    # *************************
    # *** b : $countbits = 0
    # *** b : $countones = 1
    # *** b : $onehot    = 1
    # *** b : $onehot0   = 1
    # *** b : $isunknown = 0
    # *************************
    # *** c : $countbits = 0
    # *** c : $countones = 0
    # *** c : $onehot    = 0
    # *** c : $onehot0   = 1
    # *** c : $isunknown = 0
    # *************************
    # *** d : $countbits = 0
    # *** d : $countones = 0
    # *** d : $onehot    = 0
    # *** d : $onehot0   = 1
    # *** d : $isunknown = 1
    # *************************
    
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