スポンサーサイト

上記の広告は1ヶ月以上更新のないブログに表示されています。
新しい記事を書く事で広告が消せます。

[Verilog][SystemVerilog] $system

$system というものがあるんですね。


  • サンプルコード

  • module testbench ();
    
      initial begin
        $system("cp sample.sv sample_.sv");
      end
    
    endmodule: testbench
  • 実行

  • $> ls
    Makefile  sample.sv
    $> make
    vlib work
    vlog sample.sv
    Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
    -- Compiling module testbench
    
    Top level modules:
        testbench
    vsim -c -L work testbench -do "run -all; quit" 
    Reading /home/kocha/tools/modelsim/13.0/modelsim_ase/tcl/vsim/pref.tcl 
    
    # 10.1d
    
    # vsim -L work -do {run -all; quit} -c testbench 
    # Loading sv_std.std
    # Loading work.testbench
    # run -all 
    #  quit 
    $> ls
    Makefile  sample.sv  sample_.sv  transcript  work
    
関連記事

コメントの投稿

非公開コメント

プロフィール

Kocha

Author:Kocha
なんでもチャレンジ!(^o^)/
E-mail
github:Kocha
イベントカレンダー

カレンダー
07 | 2017/08 | 09
- - 1 2 3 4 5
6 7 8 9 10 11 12
13 14 15 16 17 18 19
20 21 22 23 24 25 26
27 28 29 30 31 - -
カテゴリ
OVP (4)
最新記事
最新コメント
アーカイブ
リンク
Twitter
アクセス人数
上記広告は1ヶ月以上更新のないブログに表示されています。新しい記事を書くことで広告を消せます。