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[Verilog][SystemVerilog] $display と $write

ほとんど、$display しか使っていなかったのでメモがてら。


$display

改行込みで表示される。


$write

改行無しで表示される。


  • サンプルコード

  • module testbench ();
    
      initial begin
        $display("***************");
        $display("*** display ***");
        $display("***************");
        $display("");
        // $wirte
        $write("*** Write");
        $write(" ***");
        $write("\n");
        $write("*** Write test \n");
        $write(" ***\n");
      end
    
    endmodule: testbench
  • 実行結果

  • # ***************
    # *** display ***
    # ***************
    #
    # *** Write ***
    # *** Write test
    #  ***
    
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