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[SystemVerilog] Assignment pattern format

「%p」や「%0p」で表示されるフォーマットです。
IEEE1800-2013「21.2.1.7 Assignment pattern format」に書いてあります。

  • サンプルコード

  • module testbench ();
    
      typedef enum {ON, OFF} switch_e;
      typedef struct {switch_e sw; string s;} pair_t;
      pair_t va[int] = '{10:'{OFF, "switch10"}, 20:'{ON, "switch20"}};
    
      initial begin
        $display("va[int] = %p;",va);
        $display("va[int] = %0p;",va);
        $display("va[10].s = %p;", va[10].s);
      end
    
    endmodule: testbench
  • 実行結果

  • # va[int] = '{10:'{sw:OFF, s:"switch10"}, 20:'{sw:ON, s:"switch20"} };
    # va[int] = {10:OFF {switch10}} {20:ON {switch20}} ;
    # va[10].s = "switch10";
    
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