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[SystemVerilog][UVM] Sequence階層の作り方

なんとなく面白い記述だったので、メモとして。

Sequences/Layering - Verification Academy

にて、記載があります。(見るにはユーザー登録が必要です)

やりたいこととしては、

Sequence A -> Sequence B -> Sequence C -> Driver -> DUT

みたいなことをしたい場合に使うというものです。
Sequenceの間に Sequencerがいるのは UVMのお作法だと思いますが、
Sequence内に Sequencerをいるとは。。。。

例えば、Sequence B の中には、Sequence Aの Sequencerをインスタンスしています。

Virtual Sequencerとはまた違ったものです。

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