[SystemVerilog][UVM] Sequence階層の作り方

なんとなく面白い記述だったので、メモとして。

Sequences/Layering - Verification Academy

にて、記載があります。(見るにはユーザー登録が必要です)

やりたいこととしては、

Sequence A -> Sequence B -> Sequence C -> Driver -> DUT

みたいなことをしたい場合に使うというものです。
Sequenceの間に Sequencerがいるのは UVMのお作法だと思いますが、
Sequence内に Sequencerをいるとは。。。。

例えば、Sequence B の中には、Sequence Aの Sequencerをインスタンスしています。

Virtual Sequencerとはまた違ったものです。

関連記事

コメントの投稿

非公開コメント

プロフィール

Kocha

Author:Kocha
なんでもチャレンジ!(^o^)/
E-mail
github:Kocha
イベントカレンダー

カレンダー
05 | 2017/06 | 07
- - - - 1 2 3
4 5 6 7 8 9 10
11 12 13 14 15 16 17
18 19 20 21 22 23 24
25 26 27 28 29 30 -
カテゴリ
OVP (4)
最新記事
最新コメント
アーカイブ
リンク
Twitter
アクセス人数