[SystemC][セミナー] SystemC Japan 2016行ってきた

2016/6/17に開催された

SystemC Japan 2016

に行ってきました。
ざっくりと。

SystemCの将来像 (黎明期から未来へ、期待を込めて)

基調講演。
日本から書籍が出てないって言ってた。。。
書く人募集中らしい。
Virtual Platformとかもやってたのに高位合成だけなってた。。。

聞いてて勉強不足だなと思ったので・・・(自粛

SystemC-HLSを活用したIP開発

東芝情報システムさんのベンダーセッション。
今回、SW処理で行っていたものに対してプロファイリングして
負荷が高い部分をHW化しました。ってことです。

IFは AXI IFにて設計。FPGA実装を想定して
Slaveは AXI4-Lite. Masterは AXI4.
私が気になったのは、DMACとのIPとのインターフェース.
懇親会で聞いたら、P2Pとのことだったけど
性能を更に出そう or 規模を小さくしようとすると
色々なインターフェースが考えられるなぁと。

360Design Verification(DV)...

OneSpinさんのツール紹介。
SystemCコードに対して、フォーマルとか出来るらしい。
SVAで制約かけるらしいが、どこまでサポートかちょっと興味あり。

高抽象度SystemC開発におけるHLS-RTLの品質向上

京セラドキュメントソリューションズさんのユーザー事例。

ASIC作るため、RTL-Code品質にこだわりたい。
今回、リントとカバレッジをRTL設計と同じレベルの品質に。。。

  • リント

SystemCを綺麗にかけば、RTLも綺麗になる(仮)

  • カバレッジ

フォーマル検証を使ってデッドコードであることを証明し、除外していった。
残った中に必要な組み合わせが抜けていることが判明できた。

聞いてた感想としては、検証項目のあげかた(パターンの依存関係)が
あまり出来てなかったのかなという印象。
依存関係ない処理が条件文できられることはツールバグ出ないかぎりないかなーっと。
あと、今回はフォーマルという1つの手段だけだったが、
モジュール分割をもっと細かくする(ツールで設定可能)とか
他の手段もあるので、その試した結果があれば欲しかったなー。
ECOとかする場合を想定するなら分割しているとやりやすい印象。

P2PやAXI IFなどベンダーが用意したLibraryを使ったRTLだと
フォーマルなどを使って設計していない部分を保証するのは
良いかもしれないが、すべて自分で設計したデザインに対して
フォーマルまで使うのはちょっと・・・
とりあえず、検証大事ですね。

感想

中休憩以降で用事があり帰ってしまったので、後半聞けなかったのは残念。
SystemCが自然と普通に使われる言語(ごく一部の世界で)だというのが実感。
あとは使う人次第。

これからもがんばろー

関連記事

[Tools] Redmine+Backlogs

ソフトウェア開発には馴染みがあるけど、自分の仕事に
適用出来るかわからなかったので、とりあえず入れてみた。

2weekなりの短いスパンでの業務って実際、やっている気がするので。
(元々がアジャイル開発!?)

今回は、なんか信者(亡霊)がいるらしい... Redmineで。

やってみてる感想だと、今はスケジュールなく1日1日で仕事が変わるので、
GUIを楽しんでいる感が否めない。
もう少しスケジュールが決まると面白いのかもね。

かんばんは楽しい!!!

こんな記事も見つけた。
ちょっと分野がメカのハードウェアだけど。。。

[SystemC][HLS] SystemC Synthesis Subset(1.4.7)

いつの間にリリースされていたみたいです。

SystemC Synthesis Subset 1.4.7

さてさて、需要はどれだけあるんでしょうね。

[SystemC][Tools] SCBuilder

Accellera Systems Initiative Forums にて投稿があったので。

Windows版の SystemC IDEらしいです。
波形Viewerまであるのは嬉しいのでは。

一応、RTLも出力出来るみたいですよ。

HT-Lab ってなんか名前がどこかと似てますね。

[SystemC][セミナー] SystemC Japan2016(2016/6/17)

SystemC Japan2016

今年で11年目らしいです。
.oO(てっきり去年で閉幕と思ってました)

参加登録しました!!!
行くと思います。

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